10/13/2021
No.0504 TEOS-SiO2膜の電気的, 物理的相補解析 ～水銀プローブ,RBS, XPS, FT-IR～
化学気相蒸着（CVD）で成膜するSiO2膜は、低温でかつSi以外の基板上にも成膜できる特徴があるため、様々な半導体デバイスの絶縁膜または誘電膜として用いられている。以下で、CVDで成膜したSiO2膜の評価事例を紹介する。電気特性と物理分析の相補解析によりSiO2膜質を理解することで、SiO2膜成膜プロセスの評価が可能であり、プロセス最適化の指針を得ることができる。
＜ SiO2膜作製方法 ＞
TEOSを原料として、Si基板上に2種類のCVDプロセスでSiO2膜を成膜。
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● 原料：TEOS (Tetraethoxysilane)
 | ● CVDプロセス
・ プラズマ酸化（以降、P-TEOS）
・ オゾン酸化 （以降、O3-TEOS）
● SiO2膜厚：約50 nm
● 成膜後アニール：600 °C in N2
● 比較のため、熱酸化SiO2膜（以降、Thermal）も併せて評価。 |
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電気特性評価： 水銀プローブ
C-V
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· P-TEOS：負方向のシフト。（フラットバンド電圧のシフト）⇒ 正の固定電荷が多く存在。
· O3-TEOS：ヒステリシス増大。⇒ 可動電荷が多く存在。
· Thermalと比べて、P-TEOS, O3-TEOSそれぞれ特有の劣化挙動を示した。 |
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I-V
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· O3-TEOS：低電圧領域でリーク電流増大。⇒ 多量の電流パスの存在。
· 高電圧領域のリーク電流値 O3-TEOS > P-TEOS > Thermal |
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物理分析： RBS, XPS, FT-IR
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· 3試料ともO/Siは2に近いためSiO2が主成分。
TEOS膜はH検出。
· O/Si比, H/Si比
O3-TEOS > P-TEOS > Thermal
⇒ 余剰O, Hが電気特性劣化を導く。 | · 3試料ともSi4+(SiO2)が主成分。
· TEOS膜のSi2pピーク幅は、
Thermalよりわずかに大きい。
⇒ SiO2ネットワークの秩序性が低い※。
※ 構造がランダムなほどピーク幅は大きい。 | · Si-OH基, H2O濃度：O3-TEOS > P-TEOS
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カテゴリー
自動車, IT機器, 材料・素材, 半導体・実装
分類
キャパシタ, 電子・機能性材料, LSI・IC・メモリ, 実装・パッケージング, パワーデバイス・ディスクリートデバイス, 化合物半導体・オプトデバイス, MEMS・センサ・TSV